Forum
Notifications
Clear all
Topic starter
13/04/2026 2:24 chiều
Chào anh em,
Mình đang thực hiện một flow thiết kế vi mạch số hoàn chỉnh theo hướng open-source, chia sẻ lại để anh em tham khảo và cùng trao đổi.
🔧 Mục tiêu
Thiết kế Counter 8-bit có tích hợp Scan Chain (DFT), chạy full flow từ RTL đến layout (GDSII).
🧱 Flow tổng thể
RTL (Verilog)
→ Testbench (Simulation – Icarus Verilog + GTKWave)
→ Synthesis (Yosys)
→ Gate-level Netlist
→ Physical Design (OpenROAD)
→ GDSII
→ Testbench (Simulation – Icarus Verilog + GTKWave)
→ Synthesis (Yosys)
→ Gate-level Netlist
→ Physical Design (OpenROAD)
→ GDSII
⚙️ Công cụ sử dụng
- Icarus Verilog – mô phỏng RTL
- GTKWave – xem waveform
- Yosys – tổng hợp logic
- OpenROAD – P&R (place & route)
- Sky130 PDK
🧪 DFT – Scan Test
- Chèn scan chain vào thiết kế
- Hỗ trợ kiểm tra sau sản xuất (manufacturing test)
- Có thể mở rộng sang ATPG nếu cần
📊 Kết quả bước đầu
- RTL simulation OK
- Synthesis tạo netlist chuẩn
- Đã chạy P&R thành công trên OpenROAD
- Xuất GDSII + xem bằng GDS3D
📁 Cấu trúc project
/rtl
/testbench
/synthesis
/openroad
/gds
/testbench
/synthesis
/openroad
/gds
💡 Vấn đề đang gặp
- DRC còn lỗi (~300+) khi export GDS
- Timing chưa tối ưu (chưa chạy STA full)
- Scan chain chưa verify sâu với fault coverage
🚀 Hướng phát triển
- Tích hợp OpenSTA → timing closure
- Thêm ATPG (fault simulation)
- Làm flow automation (Makefile / script)
- Port sang thiết kế thực tế (LDO digital / SoC nhỏ)
🤝 Mong muốn
Anh em có kinh nghiệm:
- Fix DRC trong OpenROAD
- Tối ưu timing (Sky130)
- DFT / Scan / ATPG
→ vào trao đổi thêm, mình rất sẵn sàng share source.
📌 Kết luận
Flow open-source hiện tại hoàn toàn có thể:
- Học thiết kế chip thực tế
- Làm prototype tapeout (MPW)
- Xây dựng team IC nội địa
